삼성전자 파운드리 사업부, 3D IC 큐브로 파운드리 세상을 재구성하다

세상이 트렌드에 맞춰 빠르게 변화하듯이 파운드리 산업 역시 급변한다. 성능에 대한 요구가 지속적으로 증가하며 경쟁 구도 또한 변화하는 파운드리 시장은 다차원적인 혁신이 무엇보다 중요해졌다. 그동안 파운드리 공정 기술의 지속적인 혁신에도 패키지는 전통적인 평면 구조에 머물러 있었다. 오늘날 요구되는 높은 성능을 실현시키기 위해서는 평면구조가 최선일까? 파운드리 사업부의 생각은 달랐고, 새로운 차원의 성능을 끌어내며 기존의 스케일링을 벗어난 큐브 타입의 솔루션인 3D IC를 개발하였다. 평면 칩에서 3차원 큐브로 진화하여 다층 구조로 된 3D IC는 메모리를 적층하여 성능을 한 단계 성장시켜 무어의 법칙 그 너머의 미래를 앞당겼다. 구조를 바꿔 미래를 변화시키다

삼성전자 파운드리 사업부 디자인 설계팀장 김상윤 상무는 미국 산호세에서 열린 SAFE 포럼 2022의 테크 세션에서 반도체 산업에 익숙한 메시지를 전했다. “고성능 컴퓨팅에 대한 요구 사항이 빠르게 증가하고 있고 스케일링만으로는 증가하는 요구 사항을 따라잡을 수 없다.” 김상윤 상무와 그의 팀의 임무는 고객이 빠른 변화의 선두에 서도록 돕는 것이며 이는 3차원 큐브 기술을 구축하는 데 원동력이 되었다. 3D IC 큐브는 칩을 육면체 구조와 같이 적층으로 쌓아 올려 여러 솔루션을 가진 칩들을 하나의 유닛에 결합시킨다. 그 결과, 2차원의 평면 패널에 펼쳐져 있는 칩 설계와 비교했을 때 데이터 이동 거리가 짧기 때문에 적층된 칩은 다이(Die) 간의 통신이 더 빨라진다. 또한, 공간이 절약되고 비용이 절감된다는 이점도 있다. 그러나, 더욱 중요한 점은 다양하고 서로 보완하는 칩들을 같은 층에 연결하여 서로의 강점이 조화를 이루도록 하는 ‘이종 집적화(heterogeneous integration)’가 구현된다는 점이다. “예를 들어, 각 다이 층에 적용되는 공정들을 보면, 최상층의 다이는 고성능을 위해 3nm GAA가 될 수 있다. 아래에 있는 다이는 SF4도 될 수 있고 심지어는 비용 절감이나 IP 재사용을 위해 성숙 공정을 사용할 수도 있다.”라고 김 상무는 설명했다. 작은 공간에 더 많은 기능을 넣은 3D IC 솔루션은 예상하지 못한 방식으로 무어의 법칙의 능력을 배가 시키고 확장한다. 이러한 3D IC 혁신은 파운드리에 새로운 도전을 가져왔다. 3D로의 전환에서 마주한 도전

3D IC 솔루션은 실리콘 관통 전극(TSV) 기술이 결합된 선단 공정으로만 구현이 가능하다. TSV가 웨이퍼 간 연결을 빠르고 효율적으로 만드는 데 필요한 기술이기 때문이다. TSV는 큐브 구조에서 PDN을 최상층 다이로 만들도록 사용되며 상층과 하층 다이 사이에 신호를 전송하여 빠른 연결을 만들어내는 핵심적인 역할을 한다. TSV를 구현하기 위해서는 여러 가지 과제를 해결해야하며, IR과 EM 요구 사항을 충족하는 동시에 TSV와 ubump를 통한 3D IC 스택을 지원하는 전력 전송 네트워크 역시 필요하다. 삼성전자 파운드리 사업부에서 개발한 한 가지 솔루션은 전력을 전송하기 위해 낮은 저항률 옵션을 제공하여 TSV middle과 TSV last를 하나의 다이에 활성화하는 것이다. 또한, 다양한 유형의 TSV 번들을 활성화하여 고성능이 요구되는 응용처에서 IR/EM 위험을 한층 더 줄였다. 그리고 스트레스 시뮬레이션과 실리콘 검증을 통해 TSV와 TSV의 킵 아웃 존(Keep Out Zone) 페널티를 최소화한 다음 특정 디바이스를 킵 아웃 존에 배치하여 영역 페널티를 줄였다. 마지막으로 매크로 친화적인 floorplan 가이드를 개발하여TSV 디자인 플로우를 인식하도록 했다. Ubump 기반 본딩은 3D IC 공정에서 핵심적인 또 다른 기술이다. 삼성전자 파운드리 사업부의 ubump 본딩 기술은 여러 제품에서 테스트하여 양산을 위해 승인되었으며, 이를 통해 3D IC를 다양한 제품에 낮은 가격으로 구현할 수 있게 되었다. 따라서 고객들은 이런 핵심 기술과 PDK, DK, IP, DM 설계 인프라를 사용하여 어려움 없이 3D IC 설계를 시작할 수 있게 되었다. 3D IC 구현을 위한 설계 지원 그런데 3D IC 솔루션 구현 시 또 하나의 중요한 의문이 있다. 기능 블록을 상층에 배치해야 할까? 하층에 배치해야 할까? 삼성전자 파운드리 사업부는 EDA 파트너와의 협업으로 설계 초기에 사용할 수 있는 분할 배치 방법을 개발하고 있다. 이 방법을 사용하면 모든 DOE를 IR 드롭에 대해 분석하고 설계자는 사례에 가장 알맞은 옵션을 선택할 수 있는 이점이 있다. 3D IC 설계를 적합하게 분할하여 시작하는 것은 기존 방법에 비해 TAT를 크게 줄일 수 있기 때문이다. 큐브 설계에 수반되는 모든 어려움에도 불구하고 삼성전자 파운드리 사업부는 기존 2D 디자인 플로우에 몇 가지 단계만을 추가하여 3D 설계를 할 수 있도록 하였다. 추가되는 단계는 대부분 TSV 배치인데 ubump를 상층과 하층 다이 사이에 배치하려면 별도로 단계가 필요하다. 성능이 기준에 충족하고 넘어설 수 있도록 테스팅에도 집중한다. 먼저 상층 다이와 하층 다이를 별도로 테스트한 후, 3D에 다이 적층이 최적으로 구현되도록 IEEE 표준 1838 테스트를 진행한다. “이 솔루션은 본드 테스트 전과 후에 기본적인 3D 테스트 아키텍처를 제공하기 때문에 적층된 다이 패턴을 더 효율적으로 만들 기회를 줄 뿐만 아니라 품질을 보장할 수 있게 해준다.” 라며 김 상무는 SAFE 참석자들에게 말했다. 테스트에서 예상치 못한 결함을 발견하면 파운드리 사업부의 스마트 레인 리페어 솔루션(Smart Lane Repair Solutions)이 필요한 사항을 변경하여 수율을 높인다. Sign-off 타이밍을 개선하기 위한 Corner Reduction

3D IC 구조에서는 사인오프(Sign-Off)에 어려움이 자연스럽게 발생하는데 이는 다양한 사인오프지점을 처리하기 위한 제어가 부족하기 때문이다. 각 다이에서 서로 다른 기술로 제조하는 데서 따라오는 현상이기에 이에 대한 솔루션으로 삼성 파운드리는 Corner-Reduction라는 새로운 방법을 개발했다. 타이밍 사인오프에서 전체 조합 대신 우세한 코너을 사용하는 것이다. 그러나 IR/EM 사인오프에서 완전히 다른 과제를 마주했다. 다이 전력이 기존 2D 설계에는 없는 TSV를 통해 공급되기 때문에 각 다이의 IR 드롭/EM이 서로에게 영향을 줄 수 있게 되었다. 이러한 문제는 여러 다이의 IR/EM을 동시에 분석하여 해결했다. 혁신을 위한 강력한 파트너십

반도체 혁신을 이끄는 것은 강력한 파트너십이며, 많은 솔루션이 EDA 에코파트너와의 협력을 통해 이루어졌다. “물론 새로운 기술적 과제를 극복하는 것은 수많은 EDA와의 협력 중에도 극히 일부이다.” 김 상무는 이렇게 말했다. 네 개의 주요 EDA와 함께 삼성전자 파운드리 사업부는 합성부터 사인오프까지 새로운 3D IC 디자인 플로우를 성공적으로 개발하고 있다. 이 작업은 우리의 귀중한 SAFE EDA 파트너의 도움을 받아 지금도 진행 중이며 곧 실현될 것이다. 기술이 무엇이든 변화는 언제나 고객의 요구사항에서 시작된다. 멀티 다이 적층에 대한 증가하는 요구가 2.5D와 3D 칩 솔루션으로 이어져 새로운 차원의 성능과 효율성을 가져왔다. 그러한 요구사항을 충족시키기 위해서는 이전과는 다른 그 이상의 접근법이 필요하다. 평면적 사고에서 벗어나 새로운 차원에서 개발해야 한다. 지구가 평평하다고 생각했던 과거의 시대를 지나왔 듯이 삼성전자 파운드리 사업부는 우리의 기술은 물론이며 제품 그리고 업계를 혁신 시킬 준비가 되어 있다.