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EDA

삼성 파운드리는 기본적인 RTL-GDS 변환 설계 방법 문서와
스크립트(‘파운드리 DM’)를 제공하여
고객이 삼성 파운드리 공정을 이용해
정밀한 제품을 설계할 수 있도록 지원합니다.

레퍼런스 플로우

삼성 파운드리 DM은 삼성 파운드리가 수십 년간 쌓아온 우수한 모바일 및 소비자 제품 개발 경험을 활용하여 모든 UDSM 공정 노드의 과제를 해결합니다.
이미 사용성이 입증되었고 PPA에 최적화되어
업계에서 가장 경쟁력 있는 제품을
빠른 시간 내 설계할 수 있습니다.
또한 삼성 파운드리는 EDA 기업과의 깊이 있는 협력을 통해 EDA 레퍼런스 플로우를 제공합니다.
EDA 레퍼런스 플로우 개발과 관련한 모든 주요 EDA 툴은 삼성 파운드리 공정이 인증하며 EDA 툴 체인/플로는 삼성 파운드리 표준으로 검증합니다.

8" Process 에서 12" Process까지의 변화를 나타내는 화살표, Device Innovation Innovation 하위 Poly-Sion, HKMG,FinFE, GAA, Patterning Innovation 하위 RE, DDL DPT, MPT (TPT/QPT), EU, Key Issues 하위 EUV, Low power Design, Power Signal Integrity, Silicon Interposer, GATE-All-Around, FinFET, On-Chip Monitoring, Through Silicon Via, DPT, Ultra Low Voltage Operation, Wire resistance, Process Variation, Manufacturability, QPT, Machine Learning, Design for Manufacturability, Off-chip Design, TPT, Modil-to-HW Correlation, Lognormal Delay Distrivution, DVFS, Thermal-Awareness, Reliability, Self-heating, Silicon Interposer, Local Layout Effect, Off-chip Design, Low Power Design

애플리케이션별 솔루션

오토모티브

오토모티브 업계가 자율주행 차량 개발에 집중하면서 최신 차량에 다양한 안전 조치를 적용하고 있습니다. 현재 장착된 안전 메커니즘의 일부로 수많은 전장부품이 자동차에 탑재되고 있습니다. 오토모티브 단일 칩 체제(SoC)는 특정 수준의 품질과 신뢰성, 기능적 안전성에 부합하는 설계가 필요합니다. 따라서 오토모티브 SoC는 기능적 안전성 면에서 ISO 26262와 부하 검사 기반 요건인 AEC-Q100이라는 두 가지 대표적인 표준을 준수해야 합니다. 삼성 파운드리는 요건을 충족하고 신뢰할 수 있는 설계를 원하는 고객의 요구에 부합하는 오토모티브 설계 방법을 제공합니다. 아래 그림에는 오토모티브 업계 표준과 요건을 준수하기 위해 고려해야 하는 오토모티브 전용 SoC 설계가 나타나 있습니다. 그림에서 군청색 상자에 있는 솔루션은 ISO 26262와 관련되어 있으며 초록색 상자에 있는 솔루션은 AEC-Q100과 AEC-Q004와 관련이 있습니다. 각 솔루션에 관한 자세한 설명은 별도의 문서를 참고하시기 바랍니다.

Chip 1, CPU 1, CPU 2, 4개의 SRAM, PERI, 2개의 SRAM, 2개의 FF, CLK, Chip 2로 구성되어 있는 인포그래픽 양옆으로 Tool Evaluation and Qualification, Boundary Scan, SER(Transiet Fault)-Aware Design, IDDQ Test, DFT Implementation Guide, Power-On Self-Text (POST), Logic/Memory Built-In Self-Text, Thermal Awareness, Fault Injection Simulation, Automotive Electrical and Reliability Sign-off Guide, Automotive Requirements 항목으로 구성되어 해당 인포그래픽을 설명하는 텍스트

고성능
컴퓨팅

HPC 애플리케이션의 시대는 SI/PI/과열 방지/검사 가능성이라는 폭넓은 분야에서 발생하는 방대하고 다양한 기술적 과제를 극복하기 위해 강력하고 정확한 시스템 설계 방법론을 요구합니다. 수많은 경험과 혁신적인 디자인 플로우를 갖춘 삼성 파운드리는 TAT을 단축하고 첫 시도에 테이프아웃을 성공하게 하는 우수한 설계 인프라와 서비스를 통해 고객이 HPC 디자인을 구현할 수 있도록 지원합니다. HPC 디자인 플로우와 관련한 정보가 필요하거나 HPC 제품을 대량 생산으로 전환하려 할 때 삼성이 어떤 도움을 줄 수 있는지 알아보려면 가장 가까운 삼성 담당자 또는 전담 삼성 담당자에게 문의하시기 바랍니다.

Interposer 집합이 4개의 HBM와 SoC로 구성되어 있으며, SoC 집합안에 4개의 C'trol, 4개의 HBM I/F, 4개의 Interchip Link, 2개의 CPU1, 2개의 CPU2, 2개의 CPU3, 2개의 CPU4, PERI, CLK, Study Power Mesh 로 구성되어 있는 인포그래픽을 System-level PI Analysis & Design, System-level PI Thermal Analysis, Adv. Thermal Management, HBM2 Design For Testability, Si-interposer P&R, HBM2/HIS PSI Analysis & Design, On-chip PSI Analysis & Design 항목으로 설명하는 텍스트

사물 인터넷
(IoT)

IoT 애플리케이션은 스마트 카드, 무선 센서, 히어러블, 웨어러블, 음성 제어 제품 등 배터리로 작동하는 기기의 수명을 연장할 수 있도록 초저전압과 신뢰할 수 있는 설계 방법을 요구합니다. 초저전압 설계는 에너지 소비량을 크게 절감하는 동시에 IoT 애플리케이션의 작동 신뢰성을 보장하지만 공정과 전압, 온도 변화에 매우 취약합니다. 삼성 파운드리의 초저전압 솔루션은 이런 문제점에 대한 해결책을 갖추고 있으며 에너지 효율 설계에 필요한 다양한 첨단 설계 솔루션을 보유하고 있습니다.

첨단 설계 방법 컨설팅

모든 서비스를
원활하게
제공하는
원스톱 솔루션

MDI™(Multi-Die Integration) 디자인 솔루션 서비스는 기본적인 설계 셋업에서부터 물리적 검증까지 모든 서비스를 망라하는 원스톱 솔루션을 제시하며, 성능을 중심으로 한 초기 검사와 완전한 승인으로 설계 TAT을 단축하고 비용을 절감함으로써 온칩/오프칩 최적화와 2.5D/3D 복합 설계 분석의 시너지를 기반으로 우수한 고객 만족을 제공합니다.

MEI Designer 하위 Single Canvas 기술을 구현하는 Power Noise Estimation 그래프와, Thermal Management 기술을 구현하는 Signal Quality Evaluation 그래프의 형상. PKG 위에 포개어져 있는 Inter Poser 위 Die 1, Die 3, Die 5, Die 6 칩. 오른쪽 상단부터 Si-terposer P&R, Prevention - Pathfinder, Design - Place & Route, PEX - Parameter Extraction, Analysis - STA, PI/SI, Thermal, Verifivation - Physical Verification, 및 Seamless Design Flow 화살표 모형

저전력 및 과열 방지 설계 방법

삼성 파운드리의 첨단 저전력/과열 방지 솔루션은 설계 셋업에서부터 시스템 운영에까지 적용할 수 있으며, 모바일, IoT, AI, 자동차 등 대부분의 애플리케이션에서 요구되는 성능, 전력, 정확성의 요건을 충족하는 우수한 기술을 제공합니다.

전력 및 신호
무결성

PSI 솔루션 서비스는 기본적인 PSI 승인 지침에서부터 고객 정의 플랫폼 PSI 설계 지침에 이르기까지 모든 서비스를 제공하는 즉각 사용 가능한 솔루션으로, 온칩/오프칩 최적화의 시너지를 기반으로 우수한 고객 만족을 달성하도록 컨설팅 서비스도 제공합니다.

HPC PSI 즉각 사용 가능한 솔루션 칩/보드/PSI 솔루션
Early-stage PSI Estimation 와 HIS, Memory IF, Core PDN Enabling를 설명하는 PDNImpedance [ohm]의 y축, Frequency [Hz]의 x축으로 구성 된 그래프 / System-level Optimization를 설명하는 그래프, / On-/off Chip Signoff 와 Physical Layout & Electrical Validation를 설명하는 Statistical Ey Plo 1 타이틀 하위 Voltage (V)의 y 축, UnitInterval의 x축으로 구성 된 그래프
Early-stage PSI Estimation 와 HIS, Memory IF, Core PDN Enabling를 설명하는 PDNImpedance [ohm]의 y축, Frequency [Hz]의 x축으로 구성 된 그래프 / System-level Optimization를 설명하는 그래프, / On-/off Chip Signoff 와 Physical Layout & Electrical Validation를 설명하는 Statistical Ey Plo 1 타이틀 하위 Voltage (V)의 y 축, UnitInterval의 x축으로 구성 된 그래프
Early-stage PSI Estimation 와 HIS, Memory IF, Core PDN Enabling를 설명하는 PDNImpedance [ohm]의 y축, Frequency [Hz]의 x축으로 구성 된 그래프 / System-level Optimization를 설명하는 그래프, / On-/off Chip Signoff 와 Physical Layout & Electrical Validation를 설명하는 Statistical Ey Plo 1 타이틀 하위 Voltage (V)의 y 축, UnitInterval의 x축으로 구성 된 그래프

시험
방법

삼성 파운드리는 업계를 선도하는 DFT 솔루션을 제공합니다. 이 솔루션은 삼성 파운드리의 공정에 적합한 이상적인 DFT 접근법을 통해 시험 비용 절감, 고품질 시험 수행, 빠른 수율 증가에 대한 급박한 요구를 충족합니다. 오토모티브, HPC/AI, IoT, 5G 등의 애플리케이션별 DFT 솔루션을 제공하여 설계와 시험, 수율 측면의 당면 과제와 미래의 과제를 모두 해결합니다.

삼성전자의 파트너

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