From GAA to 3D Stacked FET: 트랜지스터의 영역이 3차원으로 확장되다

1. Intro

삼성전자 반도체 연구소는 지난 6월 14일부터 18일까지 열린 2026 VLSI Symposium에서 “First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications” 논문을 발표했습니다. 이 글은 해당 연구가 갖는 의미를 조금 더 쉽게 이해할 수 있도록 준비했습니다.

[Research highlight]

본 연구는 2026 VLSI Symposium 논문 심사에서 10점 만점 기준 8.29점의 높은 평가를 받았으며, 1,000편 이상의 제출 논문 가운데 최상위 평가를 받아 Best Paper로 선정되었습니다. 또한 2026 VLSI Technical Highlights에 포함되어 VLSI Symposium 공식 Press Kit를 통해 언론 홍보용 자료로도 소개되었습니다. 관련 자료는 VLSI Symposium 공식 Press Kit↗ 에서 확인할 수 있습니다.

트랜지스터 구조는 평면 구조에서 FinFET으로, 다시 GAA, Gate-All-Around 구조로 진화하며 전류를 더 정교하게 제어하는 방향으로 발전해 왔습니다. 하지만 로직 반도체를 더 작고 촘촘하게 만들기 위해서는 트랜지스터 하나를 잘 제어하는 것만으로 충분하지 않습니다. 이제는 n형과 p형 트랜지스터를 어떻게 더 효율적으로 배치할 것인가도 중요해졌죠.

3D Stacked FET는 이 질문에 대한 대답 중 하나입니다. 기존에는 n형과 p형 트랜지스터를 평면 위에 나란히 배치했다면, 3D Stacked FET는 두 트랜지스터를 위아래로 쌓는 구조입니다. 이를 통해 같은 면적 안에 더 많은 트랜지스터를 배치할 수 있고, 차세대 로직 반도체를 위한 새로운 미세화 방향을 제시합니다.

2. 왜 위로 쌓아야 할까?

기존 로직 회로에서는 n형 트랜지스터와 p형 트랜지스터가 같은 평면 위에 나란히 배치됩니다. 이 방식은 오랫동안 사용되어 왔고, 현재의 고성능 반도체를 가능하게 한 중요한 구조입니다. 하지만 더 많은 트랜지스터를 한정된 면적 안에 넣어야 하는 상황에서는 점점 더 큰 제약을 받게 됩니다.

도시를 예로 들 수 있습니다. 땅이 부족해지면 처음에는 건물 사이 간격을 줄이고, 도로와 공간을 더 효율적으로 나눕니다. 하지만 어느 순간부터는 옆으로 줄이는 것만으로 충분하지 않습니다. 그때 선택하는 방법이 고층 건물이죠. 같은 땅 위에 더 많은 공간을 만들기 위해 위로 쌓는 것입니다.

로직 반도체도 비슷합니다. n형과 p형 트랜지스터를 평면 위에 나란히 두는 방식만으로는 더 높은 집적도를 달성하는 데 한계가 있습니다. 이때 위아래로 쌓는 구조를 활용하면, 같은 면적 안에 더 많은 트랜지스터를 배치할 수 있습니다.

즉, 트랜지스터의 배치 방식을 평면에서 수직 방향으로 확장하는 것, 이것이 3D Stacked FET의 기본 개념입니다.

GAA 구조는 이러한 3D 적층 구조와도 자연스럽게 연결됩니다. GAA의 나노시트 채널은 여러 층으로 구성할 수 있기 때문에, 채널을 쌓고 제어하는 기술적 기반을 제공합니다. 다시 말해, 3D Stacked FET는 GAA와 전혀 다른 방향의 기술이라기보다, GAA 기반 구조를 다음 단계로 확장한 접근이라고 볼 수 있습니다.

3. 쌓기 위해 넘어야 할 세 가지 과제

3D Stacked FET는 개념적으로는 간단해 보일 수 있습니다. 위아래로 트랜지스터를 쌓기만 하면 되는 구조처럼 보이기 때문이죠. 하지만 실제로 구현하기 위해서는 여러 기술적 난관을 넘어야 합니다.

크게 세 가지 과제가 있습니다.

첫째, 전류가 흐를 길을 충분히 넓게 확보해야 합니다.

둘째, 여러 층의 채널을 균일하고 깨끗하게 만들어야 합니다.

셋째, 위아래 트랜지스터가 서로 방해하지 않도록 정확히 분리해야 합니다.

이번 논문은 이 세 가지 과제에 대한 기술적 해법을 제시합니다.

3-1. 전류가 흐를 길을 넓히다: 세 겹의 나노시트 채널

트랜지스터에서 채널은 전류가 흐르는 길입니다. 이 길의 폭이 충분히 넓지 않으면, 트랜지스터가 켜졌을 때 필요한 만큼의 전류가 흐르기 어렵습니다. 이는 칩의 성능 저하로 이어질 수 있죠.

3D Stacked FET는 트랜지스터가 차지하는 면적을 줄이는 데 유리합니다. 그러나 면적을 줄이는 동시에, 전류가 흐를 수 있는 길의 폭도 충분히 확보해야 합니다.

이번 논문의 중요한 점은 n형과 p형 트랜지스터를 위아래로 적층하면서, 두 트랜지스터 모두에 세 겹의 나노시트 채널을 적용했다는 것입니다. 나노시트 채널을 여러 층으로 쌓으면 제한된 공간 안에서도 전류가 흐를 수 있는 길의 폭을 확보할 수 있습니다.

즉, 이번 연구는 단순히 트랜지스터를 위아래로 배치하는 것을 넘어, 쌓은 구조 안에서도 충분한 전류 흐름을 만들어낼 수 있는 가능성을 보여줍니다.

3-2. 전류가 흐르는 길을 깨끗하게 만들다: 고품질 실리콘 결정층 성장 공정

채널의 폭만큼 중요한 것이 채널의 품질입니다. 전류가 흐르는 길이 넓더라도, 그 길이 고르지 않거나 곳곳에 결함이 있으면 전류 흐름이 방해받을 수 있습니다.

여러 층의 나노시트 채널을 쌓는 구조에서는 각 층의 품질이 더욱 중요합니다. 전류가 흐르는 길에 미세한 결함이 생기거나, 층마다 두께와 모양이 조금씩 달라지면 전류 흐름이 일정하지 않을 수 있습니다. 이는 성능 저하나 소자 간 특성 차이로 이어질 수 있습니다.

차선이 충분히 넓어도 노면이 고르지 않거나 구간마다 폭이 달라지면 차가 원활하게 달리기 어렵습니다. 트랜지스터의 채널도 마찬가지입니다. 채널의 폭과 모양이 균일해야 전류가 안정적으로 흐를 수 있죠.

GAA 구조에서는 실리콘 기반의 얇은 층을 성장시켜 채널 역할을 하는 나노시트를 만듭니다. 이번 연구에서는 이러한 결정층 성장 공정을 정밀하게 제어해, 여러 층의 나노시트 채널을 균일하고 깨끗하게 형성하는 데 초점을 맞췄습니다.

이는 단순히 채널을 여러 겹으로 쌓는 것을 넘어, 각 층의 품질을 일정하게 유지해야 한다는 점에서 중요합니다. 고품질 채널 형성은 3D Stacked FET의 성능과 균일성을 확보하는 데 중요한 기반이 됩니다.

3-3. 위아래 트랜지스터를 분리하다: 중간 절연층, MDI

3D Stacked FET에서 또 하나의 핵심 기술은 위아래 트랜지스터를 정확히 분리하는 것입니다.

아파트를 생각해보면 이해하기 쉽습니다. 위층과 아래층은 같은 건물 안에 있지만, 각 층은 바닥과 천장으로 분리되어 있습니다. 이 분리가 제대로 되어 있어야 소음을 줄이고, 각 가정이 서로 방해받지 않고 생활할 수 있죠.

3D Stacked FET도 마찬가지입니다. 위쪽 트랜지스터와 아래쪽 트랜지스터가 매우 가까운 거리에 놓이기 때문에, 두 소자가 서로 전기적으로 간섭하지 않도록 나누는 구조가 필요합니다. 이 역할을 하는 것이 MDI, Middle Dielectric Isolation, 즉 중간 절연층입니다.

MDI는 단순히 위아래를 막아주는 절연막이 아닙니다. 위쪽 트랜지스터와 아래쪽 트랜지스터를 구분하는 기준이 되며, 각각에 맞는 게이트 구조를 만들기 위한 중요한 기준점이 됩니다.

n형 트랜지스터와 p형 트랜지스터는 서로 다른 전기적 특성을 필요로 합니다. 따라서 각 트랜지스터에 게이트를 만들 때도, 각각의 특성에 맞는 금속을 적용해야 합니다.

기존처럼 두 트랜지스터가 평면 위에 나란히 놓여 있다면 좌우로 구분해 공정을 진행할 수 있습니다. 하지만 3D Stacked FET에서는 두 트랜지스터가 위아래로 가까이 붙어 있기 때문에, MDI의 위치와 두께를 정밀하게 제어하는 것이 중요합니다.

중간 절연층이 너무 얇거나 위치가 조금만 흔들려도 위아래 트랜지스터가 서로 영향을 줄 수 있습니다. 반대로 너무 두껍거나 모양이 일정하지 않으면 각 트랜지스터에 필요한 게이트 구조를 만드는 과정에 방해가 될 수 있습니다.

따라서 MDI는 3D Stacked FET에서 “쌓는 기술”만큼이나 중요한 “나누는 기술”이라고 할 수 있습니다.

4. 더 촘촘한 3D Stacked FET를 향해

이번 연구는 특히 42 nm gate pitch(게이트와 게이트 사이 거리) 3D Stacked FET 를 구현했다는 점에서 의미가 있습니다. 이 간격이 작아질수록 트랜지스터를 더 촘촘하게 배치할 수 있습니다. 하지만 그만큼 공정 난도도 높아지죠. 좁은 공간 안에 채널, 게이트, 전류가 들어오고 나가는 source/drain 영역, 절연층, 접점 구조를 모두 정밀하게 만들어야 하기 때문입니다.

특히 3D Stacked FET는 위아래로 트랜지스터를 쌓는 구조입니다. 따라서 평면 방향의 미세화뿐 아니라, 수직 방향의 정밀한 적층과 분리까지 함께 구현해야 합니다. 이런 여러 기술적 난관 속에서 42 nm 게이트 간격을 적용했다는 것은 단순히 새로운 구조를 만들었다는 의미를 넘어섭니다. 3D Stacked FET가 차세대 로직 반도체를 위한 현실적인 기술 방향으로 발전하고 있음을 보여주는 중요한 결과라고 할 수 있습니다.

5. 전류 제어와 균일성까지 확인하다

하지만 결국 트랜지스터의 역할은 전류를 제어하는 데 있습니다. 꺼져 있을 때는 불필요한 전류가 흐르지 않아야 하고, 켜졌을 때는 동작에 필요한 전류가 충분히 흘러야 합니다. 또한 하나의 소자만 잘 동작하는 것이 아니라, 같은 웨이퍼 위의 여러 소자가 고르게 동작하는지도 중요하죠.

이번 연구에서는 42 nm gate pitch 3D Stacked FET에서 n형과 p형 트랜지스터가 전류를 제어하는 특성도 확인했습니다.

여기에 더해, 같은 웨이퍼 위에서 여러 소자의 특성을 비교해 균일성도 확인했습니다. 반도체 기술에서 균일성은 매우 중요합니다. 실제 칩에 적용되려면 수 많은 트랜지스터가 일정한 전기적 특성을 보여야 하기 때문이죠.

6. GAA의 끝이 아니라, GAA의 3D 확장

GAA는 트랜지스터의 채널을 더 잘 제어하기 위한 구조 혁신이었습니다. 3D Stacked FET는 그 GAA 기반 구조를 수직 방향으로 확장하는 새로운 접근입니다.

이제 로직 반도체 기술은 트랜지스터 하나를 더 작게 만드는 단계를 넘어가고 있습니다. n형과 p형 트랜지스터를 어떻게 배치할지, 여러 층의 채널을 어떻게 균일하게 만들지, 위아래 트랜지스터를 어떻게 정확히 분리할지 까지 함께 고려해야 하죠.

이번 연구는 42 nm 게이트 간격, 세 겹의 나노시트 채널, 고품질 결정층 성장 공정, 중간 절연층, 그리고 전기적 동작 특성 확인을 통해 3D Stacked FET가 차세대 로직 반도체를 향해 나아가는 중요한 기술적 가능성을 보여주었습니다.

로직 반도체의 미래는 더 이상 평면 위에서만 펼쳐지지 않습니다. 이제 기술의 무대는 3차원으로 확장되고 있습니다.