게이트 올 어라운드(GAA, Gate-All-Around)를 통한 반도체 성능 향상

최근 우리는 TECHnalysis Research, LLC의 사장 겸 수석 애널리스트인 Bob O'Donnell에게 반도체 트랜지스터 제조의 신기술 GAA(Gate-All-Around)로의 기술 전환에 대한 그의 의견을 물어보았다. Bob은, 트랜지스터의 기본 설계를 재검토하고 다시 설계함으로써 반도체 크기 축소, 전력 요구량 감소 및 반도체 성능 향상을 이끌어 낼 수 있으며, 이를 통해 몇 세대에 걸친 공정 기술 개선을 기대할 수 있다고 말하고 있다. Bob의 자세한 의견은 아래에서 계속 이어진다. 또한 트위터 @bobodtech에서 Bob을 팔로우할 수 있다 반도체 산업에 조금이라도 관심이 있는 사람이라면 최근 칩 성능이 향상되는 속도가 느려지기 시작했다는 이야기를 들어본 적이 있을 것이다. 이와 동시에 반도체 기업들은 칩의 크기를 줄이는 과정에서 직면하고 있는 몇 가지 문제에 대해 고민해 왔다. 무어의 법칙이 더 이상 적용되지 않는다고는 하지만, 성능 향상 속도는 칩 성능에 영향을 미치는 요인으로 인해 저하되고 있고, 반도체 공정 노드 크기는 몇 배 이상 작아져야 한다. 물리학의 기본 법칙과 경제적 상황으로 인해 기술 향상의 속도 저하가 있었지만, 전체 전자 산업은 익숙해져 있던 빠른 속도의 혁신이 늦어질 수 있다는 것에 대비해 왔다. 그러나 이러한 상황에서도 삼성전자는 포기하지 않고 트랜지스터 레벨의 기술 향상을 위해 계속해서 노력해 왔다. 불과 몇 달 전에 삼성전자 반도체 파운드리 사업부는 GAA라고 하는 트랜지스터 설계의 중요한 기술 향상에 대해 발표했다. GAA는 향후 몇 년 동안 트랜지스터 레벨 반도체의 지속적인 발전을 보장하는 기술이다. 기본적으로 GAA는 트랜지스터의 기본 설계를 재검토 및 재설계하는 기술을 제공한다. 기존 핀펫 설계에서는 트랜지스터 내부의 실리콘 채널이 3면만 게이트 재료로 덮이도록 되어 있는데, GAA를 사용하면 내부의 실리콘 채널이 게이트 재료로 완전히 둘러싸이게 된다. GAA 설계의 두 가지 주요 이점은 사이즈 축소 및 트랜지스터 용량을 증가시킬 수 있는 더 높은 채널 길이 확장 가능성이다. 실제적으로, 이 기술을 이용하면 기술 산업 전반에서 몇 세대에 걸친 공정 기술 개선을 기대할 수 있다. 이러한 기술 발전은 반도체 크기와 전력 요구량 감소는 물론 반도체 성능 향상을 가져올 것이다. 반도체 제조의 차세대 주요 기술로 꼽히는 극자외선(EUV) 리소그래피와 GAA 기술을 통해 칩 산업은 7나노에서 5나노를 거쳐 3나노 공정 노드로 나아갈 수 있다. 다시 말해, 기술 산업은 반도체 혁신의 심각한 둔화로부터 벗어날 수 있으며, 업계는 앞으로 수년 동안 점점 더 기능적이고 정교한 차세대 제품의 동력이 되어 줄 칩을 기대할 수 있다. 기술적으로 보면, GAA FET 기술에 의해 가능해진 저전압을 통해 반도체 파운드리 사업부는 핀펫 설계를 넘어설 수 있게 되었다. 트랜지스터의 축소가 계속됨에 따라 전압 스케일링은 극복해야 할 가장 어려운 문제로 꼽히고 있지만, GAA를 사용한 새로운 설계 접근 방식은 이러한 문제를 해결할 수 있게 해준다. GAA 트랜지스터의 주요 이점은 전압 스케일링으로 인한 소비 전력을 줄이면서도 성능은 향상시킬 수 있다는 것이다. 이러한 개선에 대한 구체적인 일정이 과거에 업계에서 보아온 기술 향상 속도만큼 빠르지 않을 수 있지만, 적어도 발전 가능성에 대한 불확실성은 사라질 수 있다. 칩 및 기기 제조사 모두에게 이러한 기술 발전은 반도체 제조의 미래를 훨씬 더 명확하게 전망할 수 있게 하고, 장기적인 제품 계획을 공격적으로 추진하는 데 필요한 확신을 줄 것이다. GAA 개선 시점은 기술 산업의 발전과 맞물려 시의적절하게 이루어졌다. 최근까지 반도체 산업 발전은 개별 칩이나 단일 공정 노드 크기로 구축한 실리콘 다이에 기반한 모놀리식(monolithic) SOC(단일 칩 체제) 설계에 초점이 대부분 맞춰져 있었다. 물론 GAA는 이러한 모놀리식 SOC 설계 유형의 반도체에 중요한 이점을 제공한다. 하지만, 서로 다른 공정 노드에서 구축할 수 있는 더 작은 칩 구성 요소 몇 가지를 결합하는 방식의 새로운 ‘칩렛(chiplet)’ SOC 설계에 탄력이 붙으면서, 트랜지스터 레벨의 기술 향상이 그만큼의 가치를 제공하지 못한다고 오해하기 쉽다. 실제로 일부에서는 모놀리식 SOC가 작은 조각들로 분리되기 때문에 더 작은 제조 공정 노드가 필요하지 않다고 주장할 수 있다. 그러나 여기에는 더 복잡하고 미묘한 사실이 있다. 칩렛 구조 설계가 성공하기 위해서는, 특정 칩렛 구성 요소에 대한 공정 기술 향상과, 이 구성 요소와 다른 모든 칩렛 구성 요소를 서로 연결하기 위한 패키징 및 상호 연결이 모두 개선되어야 한다. 최신식 칩렛의 구성 요소가 점점 더 정교해지고 있다는 것을 인지해야 한다. 이러한 새로운 설계에는 GAA 기반 3나노 양산으로 제공할 수 있는 트랜지스터 용량이 필요하다. 예를 들어, 점점 더 정교해지는 CPU, GPU, FPGA 아키텍처와 더불어 AI 전용 가속기의 등장은 처리 능력의 한계를 증가시켰다. 그 결과, 일부 특정 반도체 구성 요소에서는 공정 노드 로드맵에 따른 칩 크기 축소가 더 이상 진행되지 않을 수도 있지만, AI 전용 가속기를 포함한 핵심 구성 요소에 대한 지속적인 공정 축소의 필요성은 여전히 있다. 반도체 성능 개선에 대한 기술 산업의 의존도가 너무 높아져서, 공정 기술 발전의 잠재적 둔화가 기술 업계 전반에 미칠 수 있는 영향에 대해 상당한 우려와 부정적인 여론까지 야기되었다. GAA로 가능해진 기술 향상으로도 업계에서 표면화되기 시작한 문제들 중 일부는 완전히 극복하지 못하지만, 이 기술 향상은 업계가 발전을 지속하는 데 필요한 숨통을 틔워주는 중요한 역할을 한다. 또한 이 기술 향상으로 인해 GAA의 배경이 되는 아이디어와 기술을 생각해 낸 유능한 엔지니어들이 그 다음 혁신을 파악할 시간적 여유를 가질 수 있게 되었다.