‘업계 최고 에너지 효율’ 차세대 MRAM 개발, IEDM 하이라이트 논문으로 선정

삼성 파운드리 포럼 2023 (Samsung Foundry Forum 2023)이 지난 10월 17일과 19일에 일본 도쿄와 독일 뮌헨에서 순차적으로 개최됐다. SFF는 글로벌 파트너와 고객을 초청하여 최신 기술과 사업 전략, 미래 비전을 공개하는 삼성 파운드리의 최대 행사다. 삼성전자는 차세대 메모리로 주목받는 eMRAM 및 MRAM에 대한 기술 혁신을 지속해 왔다. 2019년 3월, ’28 나노 FD-SOI (완전공핍형 실리콘 온 인슐레이터) 공정 기반 eMRAM’ 솔루션 제품을 출하한 이후, 플래시 타입 eMRAM 솔루션 공급 및 작업 메모리용 비휘발성 RAM(nvRAM) 타입 eMRAM을 제공하고 있다. 이번 테크 아티클에서는 삼성전자의 MRAM 논문을 중심으로 삼성 파운드리의 핵심 포트폴리오로 부상하는 MRAM의 우수함을 조명해 보고자 한다. 삼성전자의 핵심 MRAM 기술: IEDM 하이라이트 논문 선정 삼성전자는 2022년 12월 반도체 소자 분야 세계 최고 권위를 자랑하는 IEEE 국제전자소자회의(IEDM)에서 「World-most energy-efficient MRAM technology for non-volatile RAM applications (비휘발성 RAM 응용처를 위한 세계 최고 에너지 효율의 MRAM 기술」 논문을 발표했다. 삼성전자의 28nm 및 14nm 로직 프로세스 기술에 기반한 nvRAM향 제품 기술에 관한 논문이다. 이 논문은 IEDM의 메모리 전체 분과에서 하이라이트 논문으로 선정되어 우수한 연구 성과를 인정 받았다. 향상된 MTJ Stack 공정 기술로 Write Error Rate (WER)를 획기적으로 개선했고, MTJ를 기존 28nm에서 14nm FinFET 공정으로 고도화하여 면적을 33% 축소했다. 즉, 칩 사이즈가 스케일링(Scaling) 되어 동일 웨이퍼 면적에 더 많은 chip (net-die)를 만들 수 있다. 또한, Read Cycle Time은 2.6배 빨라졌고, 패키지 크기는 16Mb에서 30mm2로 업계 최소 크기를 구현했다. -25°C에서 1E14 사이클 이상의 무제한에 가까운 내구성이 있음을 확인하였고, 소모 전력량은 54MB/s 대역폭에서 Read 작업 시 14mW, Write 작업 시 27mW로 업계 최고 수준의 에너지 효율을 달성한 것이 핵심 성과다. _{* Read Cycle Time: 메모리 데이터를 읽을 때 하나의 센서 신호로부터 새로운 센서 신호가 검색될 때까지 소요 시간 * 1E14: 100조} 삼성전자의 MRAM 기술 혁신: 스위칭 효율 향상 및 MTJ 크기 미세화 삼성전자의 「World-most energy-efficient MRAM technology for non-volatile RAM applications」 논문에서 발표한 주요 MRAM 기술 개선은 스위칭 효율 향상과 MTJ 크기 미세화다. 먼저, eMRAM 성능 측정 시 주요 지표로 활용되는 스위칭 효율이 크게 향상되었다. 다음 그래프는 MTJ Stack A부터 C까지 평균 WER (Write Error Rate)를 보여준다. Stack C는 Retention 저하 없이 Stack A 대비 Read Meta-stable (DRM) WER를 2오더(Order)까지 억제하였고, 8Mb 배열에서 반복 수행한 단일 셀 WER 테스트 결과에 따라 칩 내 WER 분포가 20% 더 낮아졌음이 검증되었다. 즉, Stack 공법을 적용해 한 자릿수 ppb 레벨의 WER를 입증했음을 알 수 있다. _{* 스위칭 효율: 에너지 장벽(Energy Barrier)를 쓰기 바이어스(Write Bias)로 나눈 값 * Stack A는 기존 POR stack 공정, Stack C는 개선 조건을 의미 * ppb (part per billion): 10억분율을 나타내는 단위로, 10억 번 쓰기 동작 시 한 번 쓰기 동작 실패를 의미}

다음으로 MTJ 크기 미세화 관련 기술적 개선이다. 스위칭 전류는 MTJ 비트 영역에 비례하기에 비트당 쓰기 에너지 (Write Energy) 감소를 위해서는 MTJ 크기를 줄여야 한다. 하지만, MTJ 미세화 과정에서 셀 저항 및 변화의 증가로 인해, 내구성 마진 (Endurance Margin) 과 읽기 마진 (Read Margin)이 저하된다 ¹. 삼성전자는 터널 배리어 공정을 개선해, 저항 면적(Resistence Area)과 Short Failure Rate를 각각 25%, 2.75배 감소시켰다. 그 결과, Flash형 eMRAM에 비해 MTJ 크기를 25% 줄여 nvRAM향 eMRAM의 Active Write Current를 낮추고, MTJ 크기 제어에 충분한 제조 마진을 확보했다. _{* ¹ 참고 문헌: C. Park, et. al., “Low RA Magnetic Tunnel Junction Arrays in Conjunction with Low Switching Current and High Breakdown Voltage for STTMRAM at 10 nm and Beyond,” VLSI Tech., pp. 185-186 (2018)} eMRAM 포트폴리오 확대: 2026년 8nm·2027년 5nm 구현 목표 MTJ는 로직 베이스라인에 대한 영향 없이 BEOL(Back-End-of-Line) 금속 배선 공정 사이에 형성되어, MRAM은 최소한의 MTJ 공정 변경으로 FinFET 노드로의 Scale-down이 가능하다. 삼성전자는 이를 활용하여 eMRAM 28nm 기술을 14nm FinFET 공정으로 확대 중이다. 자동차 반도체의 신뢰성 테스트 표준인 AEC-Q100 Grade 1에 맞춰 FinFET 공정 기반 14nm eMRAM을 개발하고 있다. 2024년까지 개발 완료가 목표다. _{* AEC-Q100(Automotive Electronic Council): 자동차 부품 협회에서 자동차 전자 부품에 대한 신뢰성 평가 절차 및 기준을 규정한 것으로 전 세계에서 통용되는 기준, Auto Grade는 온도 기준에 따라 0~3 단계로 나뉨} 또한, 이번 유럽 SFF에서 업계 최초로 5nm eMRAM 개발 계획을 발표하며, 차세대 전장 파운드리 기술을 선도하겠다는 포부를 밝혔다. 2026년 8nm, 2027년 5nm까지 eMRAM 포트폴리오를 확대할 계획이다. 8nm eMRAM은 이전 14nm 대비 집적도는 30%, 속도는 33% 증가할 것으로 기대된다. 다음 아티클에서는 전기차와 자율주행차 시대를 이끌어 나갈 eMRAM에 대한 기초 이론에 대해 알아보기로 한다.