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3나노 GAA MBCFET의 탁월한 SRAM 설계 유연성

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지난 5월 9일 (현지 시간 기준) 이스라엘 최대의 반도체 행사 ‘ChipEx 2023’에서 삼성 파운드리는 ‘Foundry All Around’라는 주제로 최신 파운드리 기술과 솔루션 등을 소개했다. 그중 이번 아티클에서는 3나노 GAA MBCFET™ 기술과 이 기술이 제공하는 SRAM 설계 유연성에 대해 상세히 살펴 보기로 한다. 3nm GAA MBCFET™ 기술 개발
GAA (Gate All Around)는 트랜지스터의 구조를 일컫는다. 트랜지스터는 전자회로의 구성요소로, On/Off와 같은 스위치 역할을 수행한다. 즉, 게이트(Gate)에 전압이 가해지면 채널(Channel)을 통해 소스(Source)와 드레인(Drain) 간 전류가 흐르면서 동작한다. 트랜지스터는 PPA -Performance(성능), Power(소비 전력), Area(면적) 등- 세 가지 조건에서, 각 High-performance (고성능), Low-power(저전력), Small area(높은 집적도)를 추구하는 방향으로 발전해왔다. 트랜지스터의 크기가 줄어들면서 소스와 드레인 사이의 거리가 가까워져 누설 전류가 발생하는 단채널 (Short Channel) 현상 등의 한계점을 극복하는 과정에서 트랜지스터의 구조는 평판 (Planar), 핀펫(FinFET), GAA 로 진화해 왔다. 삼성전자는 2000년대 초부터 GAA 트랜지스터 구조 연구를 시작했고, 2017년부터 3나노급 공정에 적용하기 위해 개발 착수 후, 2022년 세계 최초로 3나노 GAA MBCFET 공정이 적용된 제품 양산을 시작했다. 3nm GAA MBCFET™의 설계 유연성
이처럼 MBCFET은 FinFET 대비 탁월한 설계 유연성을 제공한다. 트랜지스터는 설계에 따라 각 흐르는 전류의 양이 다른 트랜지스터가 만들어진다. 수 많은 트랜지스터를 사용하는 반도체에서는 필요한 타이밍을 맞춰 트랜지스터를 키고 끄며 로직에 맞춰 컨트롤 하기 위해 전류의 양을 조절해야 하고, 이를 위해 채널의 폭을 늘리거나 줄여야 한다. 기존의 FinFET 구조는 게이트가 감싸고 있는 Fin의 높이 조절이 불가하여, 전체 채널 폭 증가를 위해서 Fin의 개수를 수평 방향으로 증가시키는 방식을 활용했다. 이 방법은 정수인 핀의 개수만 변경할 수 있다. 즉, Fin 하나의 채널 폭이 α인 경우, 불연속적으로 α의 배수로만 줄이거나 늘릴 수 있는 한계점이 있었다. 반면, MBCFET은 Fin을 옆으로 뉘어서 위로 쌓은 형태로, 나노시트의 폭을 조절하여 FinFET대비 다양한 채널 폭 옵션을 제공할 수 있어 전체적인 설계에 유용하며 특히 아날로그 SRAM 설계에서 그 우수성이 두각을 보인다. MBCFET은 트랜지스터의 채널 폭을 독립적으로 미세 조정할 수 있어 PMOS와 NMOS 사이 최적의 균형을 찾을 수 있기 때문이다.
MBCFET은 나노시트 폭을 조정하여 SRAM 셀 설계에 유연성을 제공한다. 위 왼쪽의 자료는 6개의 트랜지스터를 이용한 기본적인 SRAM bitcell 1개를 보여주고 있다. 이 bitcell을 GDS로 보면 가운데 자료와 같다. (a)는 GAA구조에서 NMOS인 풀다운(Pull-down)과 패스게이트(Pass gate)의 채널 폭이 동일하고 PMOS인 풀업(Pull-up)의 채널폭이 이들보다 작은 경우이다. (WPD = WPG  > WPU )  이때 FinFET보다 더 나은 Margin을 확보하게 되는 것을 오른쪽 그래프를 통해 확인 할 수 있다. (b)는 NMOS인 PD과 PG사이에도 채널 폭 변화를 주었을 때 (WPD  > WPG  > WPU ) 인데, 이때는 앞선 (a) 보다 높은 Margin을 갖게 된다. 채널 폭을 트렌지스터의 역할과 특성에 맞춰 조절하여 최적의 균형을 맞추고 마진을 확보하게 되는것이다. GAA SRAM Bitcell은 FinFET 대비 저전력을 구현하고, 트랜지스터별로 GAA의 폭을 독립적으로 조정할 수 있기 때문에, PPA와 SRAM 간 균형을 개선해 SRAM의 설계 안정성에 기여한다.
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