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EDA Alliance

삼성 파운드리는 RTL-GDS¹변환 설계 방법 문서와 스크립트(‘파운드리 DM’)를 제공합니다.
고객은 이를 활용하여 최첨단 삼성 파운드리 공정의 설계 정밀성을 획기적으로 높일 수 있습니다.

¹RTL-GDS: Register Transfer Level – Graphic Design System

레퍼런스 플로우

DM과 EDA 레퍼런스 플로우로 가장 경쟁력 있는 제품 설계를 실현합니다

삼성 파운드리 DM(Design Methodology)은 지금까지 축적해 온 제품 설계 기술을 활용해 미세 공정 전반에 걸쳐 발생할 수 있는 어려움을 해결합니다. 글로벌 시장에서 널리 입증된 사용자 친화성과 최적화된 PPA(Performance, Power, Area)로 업계에서 가장 경쟁력 있는 제품을 신속하게 설계할 수 있습니다.

또한, EDA(Electronic Design Automation) 파트너들의 툴 체인과 그들과의 협력을 통하여 제공되는 EDA 레퍼런스 플로우는 SAFE™ QEDA 프로그램을 통하여 인증되어, 삼성 파운드리 공정에 최적화된 설계 환경을 제공합니다.

EDA 툴 / 플로우 인증

최첨단 공정에 대한 EDA 툴 및 플로우 인증

삼성 파운드리는 글로벌 EDA 기업과 협업하여 파운드리 공정 기술에 대한 업계 최고의 EDA 툴 및 플로우 인증을 진행합니다. 이는 모바일, HPC, 그래픽 프로세서, 하이퍼스케일 칩 등 첨단 반도체 솔루션을 설계하는 고객들이 삼성 파운드리의 초미세 공정을 효율적으로 적용하도록 하여 칩 개발 속도와 완성도, 생산성을 높이며, 기술 한계를 넘어 새로운 시장을 열어 나가는 데 기여하고 있습니다.

SAFE™ QEDA

EDA 툴 검증 프로그램, SAFE-QEDA

삼성 파운드리는 정확하고 심도 있는 EDA 툴 검증 프로그램인 SAFE™ QEDA 운영을 통하여 고객에게 신뢰성 있는 툴을 제공합니다. 이를 통해 고객은 새로운 공정 기술 채택 시 발생 가능한 리스크를 최소화함과 동시에 고객 설계와 IP가 삼성 파운드리 공정 및 패키징 기술 요구 사항에 부합하도록 하여, 업계 최고 수준의 칩 설계 및 강건성을 확보할 수 있도록 합니다.

애플리케이션별 솔루션

오토모티브

오토모티브 표준 기반 최적의 설계 솔루션

전 세계 오토모티브 업계가 자율주행 차량 개발에 집중하면서 안전 메커니즘을 구성하는 수많은 전장 부품이 최신 자동차에 탑재되고 있습니다. 특히, 오토모티브 전용 단일 칩(SoC) 개발 시 고품질, 신뢰성, 및 기능적 안전성에 대한 요구 사항을 충족하는 설계가 필수적입니다. 이를 위해 삼성 파운드리는 대표적 업계 표준인 AEC-Q100으로 인증된 공정과 ISO 26262로 인증 받은 IP를 기반으로 개발된 DM을 제공합니다. 관련 상세 정보는 별도 문서를 통해 확인하실 수 있습니다.

Chip 1, CPU 1, CPU 2, 4개의 SRAM, PERI, 2개의 SRAM, 2개의 FF, CLK, Chip 2로 구성되어 있는 인포그래픽 양옆으로 Tool Evaluation and Qualification, Boundary Scan, SER(Transiet Fault)-Aware Design, IDDQ Test, DFT Implementation Guide, Power-On Self-Text (POST), Logic/Memory Built-In Self-Text, Thermal Awareness, Fault Injection Simulation, Automotive Electrical and Reliability Sign-off Guide, Automotive Requirements 항목으로 구성되어 해당 인포그래픽을 설명하는 텍스트

첨단 설계 방법 컨설팅

2.5D/3D 설계 솔루션

원스톱 솔루션, 삼성 파운드리 MDI

삼성 파운드리는 설계 초기부터 검증까지의 모든 단계를 포괄하는 MDI(Multi-Die Integration) 디자인 솔루션 서비스를 제공합니다. 삼성 파운드리가 제공하는 최적화된 온칩·오프칩 설계 및 해석 방법론은 복잡한 2.5D/3D 설계에서 고객의 TAT 단축뿐만 아니라 비용을 절감합니다.

MEI Designer 하위 Single Canvas 기술을 구현하는 Power Noise Estimation 그래프와, Thermal Management 기술을 구현하는 Signal Quality Evaluation 그래프의 형상. PKG 위에 포개어져 있는 Inter Poser 위 Die 1, Die 3, Die 5, Die 6 칩. 오른쪽 상단부터 Si-terposer P&R, Prevention - Pathfinder, Design - Place & Route, PEX - Parameter Extraction, Analysis - STA, PI/SI, Thermal, Verifivation - Physical Verification, 및 Seamless Design Flow 화살표 모형
삼성 파운드리의 파트너

SAFE™ EDA 파트너를 소개합니다

  • Altair
  • Ansys
  • Arcas
  • Arteris
  • ASML
  • Cadence
  • Empyrean
  • Entasys
  • Excellicon
  • Shenzhen Hongxin Micro-Nano Technology Co., Ltd.
  • IC Manage
  • IROC Technologies
  • Keysight
  • KLA
  • Lorentz Solution
  • MunEDA
  • Phlexing
  • Primarius
  • Real Intent
  • Semitronix
  • Siemens
  • Synopsys
  • Xpeedic