「業界最高のエネルギー効率」の次世代MRAMの開発、IEDMハイライト論文に選定

サムスンファウンドリフォーラム2023（Samsung Foundry Forum 2023）が10月17日と19日に東京、ドイツのミュンヘンでそれぞれ開催された。SFFは、グローバルパートナーと顧客を招待して最新の技術とビジネス戦略、将来のビジョンを公開するサムスンファウンドリの最大のイベントである。 サムスン電子は、次世代メモリとして注目されているeMRAMとMRAMに対する技術革新に継続的に取り組んできた。2019年3月、「28ナノFD-SOI（完全空乏型シリコンオンインシュレータ）工程ベースのeMRAM」ソリューション製品を発売したことに続き、フラッシュタイプのeMRAMソリューションの供給及びコンピュータメモリ用不揮発性RAM（nvRAM）タイプのeMRAMを提供している。今回のブログでは、サムスン電子のMRAM論文を中心に、サムスンファウンドリのコアポートフォリオとして浮上しているMRAMの優位性について注目したい。 サムスン電子のコアMRAM技術：IEDMハイライト論文に選定 サムスン電子は、2022年12月、半導体素子分野で世界最高の権威を誇るIEEE国際電子デバイス会議（IEDM）において「World-most energy-efficient MRAM technology for non-volatile RAM applications（不揮発性RAMの応用先のための世界最高エネルギー効率のMRAM技術）」との題目で論文を発表した。これは、サムスン電子の28nm及び14nmロジックプロセス技術に基づくnvRAM向け製品技術に関する論文である。同論文は、IEDMのメモリ全体分科からハイライト論文に選定され、その優れた研究成果を認められた。 向上されたMTJ Stack工程技術を通じ、Write Error Rate（WER）を画期的に改善しており、MTJを従来の28nmから14nm FinFET工程に高度化し面積を33％縮小している。すなわち、チップサイズがスケーリング（Scaling）され、同じウエハ面積から、より多くのチップ（net-die）を作り出すことができる。また、Read Cycle Timeは2.6倍速くなり、パッケージサイズは16Mbで30mm2へと業界で最も小さいサイズを実現している。-25℃で1E14サイクル以上の無制限に近い耐久性が確認されており、消費電力量は54MB/s帯域幅でRead作業時に14mW、Write作業時に27mWとなっており、業界最高レベルのエネルギー効率を実現していることが最大の成果である。 _{* Read Cycle Time：メモリデータを読み込む際に1つのセンサー信号から新しいセンサ信号を読み出すまでの所要時間 * 1E14：100兆} サムスン電子のMRAM技術革新：スイッチング効率の向上及びMTJサイズの微細化 サムスン電子の論文「World-most energy-efficient MRAM technology for non-volatile RAM applications」で発表した主なMRAM技術の改善は、スイッチング効率の向上とMTJサイズの微細化である。 まず、eMRAMのパフォーマンスを測定する際に主な指標として使われるスイッチング効率が大幅に向上された。次のグラフは、MTJ Stack AからCまでの平均WER（Write Error Rate）を示したものである。Stack Cは、Retentionの低下なしにStack Aに比べ、Read Meta-stable（DRM）WERを2オーダー（Order）まで抑制しており、8Mbアレイで繰り返し行ったシングルセルWERテストの結果により、チップ内のWER分布が20%低くなったことが明らかになった。つまり、Stack工法を採用することで、1桁のppbレベルのWERを立証したことがわかる。 _{* スイッチング効率：エネルギー障壁（Energy Barrier）を書き込みバイアス（Write Bias）に割った値 * Stack Aは既存のPOR stack工程、Stack Cは改善条件を意味する * ppb（part per billion）： 10億分率を表す単位であり、10億回の書き込み時に1回失敗することを意味する}

次に、MTJサイズの微細化に関する技術改善である。 スイッチング電流は、MTJビット領域に比例するため、1ビット当たりの書き込みエネルギー（Write Energy）を削減するためには、MTJサイズを小さくする必要がある。しかし、MTJを微細化する過程で、セルの抵抗や変化が増加することにより、耐久性マージン（Endurance Margin）と読み込みマージン（Read Margin）が低下する¹。サムスン電子は、トンネルバリア工程を改善することで、抵抗面積（Resistence Area）とShort Failure Rateをそれぞれ25%、2.75倍改善した。その結果、フラッシュタイプのeMRAMに比べ、MTJサイズを25%縮小し、nvRAM向けeMRAMのActive Write Currentを下げ、MTJサイズを制御するに十分な製造マージンを確保した。 _{* ¹ 参考文献：C. Park, et. al., “Low RA Magnetic Tunnel Junction Arrays in Conjunction with Low Switching Current and High Breakdown Voltage for STTMRAM at 10 nm and Beyond,” VLSI Tech., pp. 185-186（2018）} eMRAMポートフォリオの拡大：2026年に8nm、2027年に5nmの実現を目指す MTJは、ロジックベースラインに影響を与えずにBEOL（Back-End-of-Line）金属配線工程の間に形成されるため、MRAMはMTJ工程の最小変更でもFinFETノードにスケールダウンできる。サムスン電子はこれを活用し、eMRAM 28nm技術を14nm FinFET工程に拡大している。自動車半導体の信頼性テスト規格であるAEC-Q100 Grade 1に合わせ、FinFET工程ベースの14nm eMRAMを開発しており、2024年までに開発を完了することを目指している。 _{* AEC-Q100（Automotive Electronic Council）：自動車部品協会で自動車の電子部品に対する信頼性評価の手続き及び基準を定めたものであり、世界で通用する基準となっている。オートグレードは、温度基準により0～3段階に分けられている。} また、今回の欧州SFFでは、業界で初めて5nm eMRAMの開発計画を発表し、次世代電装用ファウンドリ技術をリードしていくとの抱負を明らかにした。2026年に8nm、2027年には5nmまでeMRAMのポートフォリオを拡大していく計画である。8nm eMRAMは、以前の14nmに比べ集積度は30%、速度は33%改善することが期待されている。 次の投稿では、電気自動車と自動運転車の時代をリードしていくeMRAMに対する基礎理論について見てみよう。