AIや5G時代のための

統合
HPCソリューション

サムスンファウンドリーは300ナノのシリコン貫通電極(TSV)を搭載したシリコンインターポーザ(Si-Interposer)ウェハを製造します。 どのシリコンインターポーザ(Si-Interposer)形式を使用するかによって、2種類の組み立てプロセスを使い分けます。 CoS(Chip on Substrate)と CoW(Chip on Wafer)です。 CoSプロセスでは、シリコンインターポーザウェハの裏面を研削した後に切断して、シリコンインターポーザチップを作ります。 このチップをパッケージ基板の上に組み立てます。 そして、ロジックデバイスとHBMモジュールをその上に搭載します。 CoWプロセスでは、ウェハレベルでモールディング、研削、切断を経て、裏面が研削されたシリコンインターポーザウェハにロジックデバイスとHBMモジュールを搭載し、モールディングされたシリコンインターポーザのダイとデバイスをパッケージ基板に搭載します。 CoSは中間テストを実施するという大きなメリットがあります。 中間テストでは、HBMモジュールを搭載する前に、欠陥のあるインターポーザやロジックチップを選り分けます。 CoWの主なメリットは規模が大きいことです。 CoWではより大規模なシリコンインターポーザを使用できます。 CoSは低コストの2.5Dパッケージを開発する際に役立ち、CoWはより多くのHBMモジュールを搭載した2.5Dパッケージを開発する際に有用です。 サムスンファウンドリーはI-Cube™の品質要件を見事に満たしており、様々な規模のインターポーザとHBMモジュール、パッケージを提供しています。 現在、先端ロジックチップと最大4個のHBMモジュールを集積する2x(1,600mm2)シリコンインターポーザを実装した2.5Dパッケージは、品質要件を完全に満たした形で生産可能です。 4個以上のHBMモジュールと300nF/mm2 ISC™(結合スタックキャパシタ)を集積する大きなシリコンインターポーザを実現した、さらに規模の大きい2.5Dパッケージを現在開発中です。

R-Cube™は「Chip-last」として知られているRDL優先プロセスです。 通常、RDLレイヤーはR-Cube™プロセスの初期にキャリアの上に作られます。 レイヤーを最後に製造すれば、チップを先に製造するプロセスよりも総TATを短縮することができます。 また、RDLを後から作ることで、良好と判断されたASICとHBMをRDLレイヤーに搭載できます。 RDLインターポーザは、シリコン貫通電極(TSV)のないソリューションであるため、低コストの選択肢という大きなメリットがあります。 また、RDLインターポーザは構造の間で非常に小さな信号を発信するのでSerDesシグナル・インテグリティ(SI, Signal Integrity)が向上し、RDL金属の厚さによりメモリーのSIも優れています。 ほかにも、低損失の誘電体材料を使用しているため、誘電体の損失が抑えられます。 RDLインターポーザは、幅とラインの間隔が精巧でルーティングの干渉が少なく、より柔軟な設計を提供することができます。 サムスンファウンドリーは、TSVがなく、ラインと間隔の幅が2/2umで、4個のHBMモジュールを集積する大型インターポーザ(～1,600mm2)を搭載した2.5D RDLインターポーザ技術を開発しています。

H-Cube™は、インターポーザと微細なピッチ基板、モジュール基板で構成されています。 サムスンファウンドリーは、コスト面で効率的なハイブリッド(マルチチップモジュール、2.5D、5.5D)ソリューションを大規模なパッケージで提供するために、このソリューションを開発しました。 微細なピッチ基板のBGAボールピッチが1mmから0.4mm未満に縮まったことで、サイズをさらに小さくでき、費用効率はさらに高まります。 基板が小さいほうが価格が安くなるからです。 微細なピッチ基板の下に配置されたモジュール基板は、仕様が緩和され、微細なピッチ基板よりサイズは大きめで(最大200x200mm2)、費用は少なくて済みます。 H-Cube™の主なメリットは、費用効率、大きなパッケージサイズ、柔軟な集積度です。 ハイブリッド基板は、パッケージの大きさが同じ単一の微細なピッチ基板よりも費用効率が高くなります。 パッケージが大きければ大きいほど、I/Oの数、またはキャパシタ、PMIC、GDDRなど追加の構成要素の機能によって拡張性が高まります。 サムスンファウンドリーは、6個のHBMモジュールを集積する大型シリコンインターポーザを実現した大型ハイブリッドパッケージ(85x85mm2)ソリューションを開発しています。